Бутко, Владислав ОлексійовичButko, Vladyslav O.2026-09-222026-09-222025https://eir.zp.edu.ua/handle/123456789/31460Бутко В. О. Система реверс-інжинірингу Verilog HDL проєктів для мікросхем Intel FPGA: магістерська робота, спеціальність 123 «Комп'ютерна інженерія», спеціалізація «Спеціалізовані комп’ютерні системи». Запоріжжя: НУ «Запорізька політехніка», 2025. 91 c.UK: Робота присвячена створенню системи для реверс-інжинірингу Verilog HDL коду. Розроблено метод для створення Simulink моделі на основі Verilog HDL коду. Це рішення пришвидшує процес аналізу функції Verilog HDL проєкта, результати якого можуть використовуватися для подальших вдосконалень проєкта EN: The work is devoted to the creation of the system for Verilog HDL code reverse engineering. The method for creating a Simulink model based on a Verilog HDL code was developed. This solution speeds up the process of analyzing a Verilog HDL project function, the results of which can be used for further improvements of a Verilog HDL project.ukReverse engineering systemReverse engineering Verilog HDL codeIntel FPGAСистема реверс-інжинірингуРеверс-інжиніринг Verilog HDL кодуIntel FPGAMaster thesis