Механізми схемотехнічного моделювання на основі векторної логіки

Abstract

UK: Актуальність. Розглядаються актуальні для EDA-ринку питання зменшення вартості та часу тестування й верифікації цифрових проєктів шляхом синтезу логічного вектора цифрової схеми, що дозволяє суттєво спростити алгоритми good-value simulation, а синтез карти тестування звести до трьох матричних операцій. Мета. Мета дослідження – зменшення вартості та часу тестування і верифікації цифрових проєктів завдяки синтезу логічного вектора цифрової схеми, що дозволяє спростити алгоритм побудови карти тестування до трьох матричних операцій. Метод. Пропонується синтез логічного вектора комбінаційної схеми для good-value та fault як адресів моделювання в архітектурі промпт-інтелектуального in-memory комп’ютингу. Логічний вектор є найбільш технологічним, компактниим та вичерпним представленням схеми для економного вирішення всіх задач дизайну та тестування. Пропонується декартова логіка, яка завдяки експоненційній надлишковості є ефективним інтелектуальним механізмом для вирішення комбінаційних задач (моделювання, simulation, тестування, діагностування) алгоритмами лінійної обчислювальної складності. Пропонуються механізми побудови логічного вектора процесу або явища, функції або структури на основі матричних структур декартової логіки для вирішення задач Modeling for Simulation. Пропонується інженерний метод прямого паралельного good-value моделювання схеми на основі використання логічних векторів елементів та таблиць істинності. Декартова логіка – це логічний вектор (матриця), як результат моделювання декартових логічних відношень між бітами логічних векторів або адресами таблиці істинності. Декартова логіка вирішує задачі: 1. Good-value modeling circuit logic vector без алгоритму моделювання справної поведінки. 2. Fault modeling testing map of logic без алгоритму моделювання несправностей. Результати. Запропоновано математичний апарат декартової логіки, представлений у вигляді логічного вектора (матриці), що є результатом моделювання декартових логічних відношень між бітами логічних векторів або адресами таблиці істинності. На основі теорії векторної логіки розроблено механізми та програмне застосування для економного розв’язання задач design and test в архітектурі in-memory комп’ютингу. Висновки. Практична значущість дослідження орієнтована на вирішення всіх задач design and test на основі використання простих моделей векторної логіки, орієнтованої на економічний in-memory комп’ютинг на основі read-write транзакцій, вільний від інструкцій процесора. Пропонується використовувати логічний вектор специфікації в архітектурі in-memory комп’ютингу для тестування, верифікації, діагностування та експлуатації. In-memory vector logic computing – це економічне вирішення багатьох обчислювальних проблем з точки зору енергетичних, часових і вартісних витрат. Новизна дослідження полягає у використанні векторної логіки в архітектурі in-memory комп’ютингу на основі read-write транзакцій, що дозволяє зменшити споживання ресурсів у вигляді часу та енергії. Імплементація векторної логіки в in-memory комп’ютинг робить його масовим і енергоефективним, вільним від складних алгоритмів аналізу великих даних. EN: Context. This paper addresses issues relevant to the EDA market – reducing the cost and time of testing and verification of digital projects by synthesizing the logic vector of a digital circuit, which significantly simplifies the algorithms of good-value simulation and reduces the synthesis of the test map to three matrix operations. Objective. The aim of the study is to reduce the cost and time of testing and verification of digital projects by synthesizing the logic vector of a digital circuit, which allows for simplifying the algorithm for constructing the test map to three matrix operations. Method. The synthesis of a logic vector for a combinational circuit is proposed for good-value and fault as modeling addresses within the architecture of prompt-intelligent in-memory computing. The logic vector is the most technological, compact, and exhaustive representation of the circuit for efficiently solving all design and testing tasks. Cartesian logic is proposed as an effective intelligent mechanism for solving combinatorial problems (modeling, simulation, testing, diagnostics) using algorithms of linear computational complexity, thanks to its exponential redundancy . Mechanisms are proposed for constructing a logic vector of a process or phenomenon, function or structure, based on matrix structures of Cartesian logic for solving Modeling for Simulation tasks. An engineering method of direct parallel good-value modeling of the circuit is proposed, based on the use of logic vectors of elements and truth tables. Cartesian logic is a logic vector (matrix) as the result of modeling Cartesian logical relations between the bits of logic vectors or truth table addresses. Cartesian logic solves the following tasks: 1. Good-value modeling of a circuit logic vector without the need for a functional behavior modeling algorithm. 2. Fault modeling testing map of logic without a fault simulation algorithm. Results. A mathematical apparatus of Cartesian logic is proposed, represented as a logic vector (matrix), which is the result of modeling Cartesian logical relations between the bits of logic vectors or addresses of the truth table. Based on the theory of vector logic, mechanisms and software have been developed for efficiently solving design and test tasks within the in-memory computing architecture. Conclusions. The practical value of the study lies in addressing all design and test tasks using simple models of vector logic, oriented toward economical in-memory computing based on read-write transactions and free from processor instructions. It is proposed to use the specification logic vector within the in-memory computing architecture for testing, verification, diagnostics, and operation. In-memory vector logic computing is an economical solution to many computational problems in terms of energy, time, and cost efficiency. The novelty of the study lies in the use of vector logic within the in-memory computing architecture based on read-write transactions, which reduces resource consumption in terms of time and energy. Implementing vector logic in in-memory computing makes it scalable and energy-efficient, and frees it from complex big data analysis algorithms.