Проектування конвеєрного процесора RISC-V архітектури з апаратним співпроцесором цифрової обробки сигналів

Abstract

UK: Актуальність. Цифрова обробка сигналів використовується в багатьох сферах науки, техніки та діяльності людини. Одним із шляхів реалізації алгоритмів цифрової обробки сигналів є розробка співпроцесорів, як складової частини відомих архітектур. У випадку розробки конвеєрного пристрою такий підхід дозволить використовувати програмні та апаратні засоби відповідної архітектури, забезпечити швидше виконання алгоритмів обробки сигналів, скоротити кількість тактів та кількість звернень до пам’яті. Мета роботи – проектування та дослідження характеристик конвеєрного процесора архітектури RISC-V з співпроцесором цифрової обробки сигналів, що виконує швидке перетворення Фур’є. Метод. Аналіз технічної літератури та існуючих рішень дозволяє оцінити переваги і недоліки сучасних розробок та на основі них сформувати актуальність обраної теми. Побудова моделей і дані симуляцій дозволяють перевірити працездатність моделі, знайти слабкі ланки компонентів та поліпшити параметри моделі. Результати. Спроектовано конвеєрний процесор архітектури RISC-V, який виконує базовий набір інструкцій. Проаналізовано час виконання простої асемблерної програми на конвеєрному та однотактному процесорах. Згідно результатів, тестова програма на конвеєрному процесорі виконується за 29 тактів, тоді як на однотактному – за 60 тактів. Розроблено структуру співпроцесора виконання алгоритму швидкого перетворення Фур’є та набір процесорних інструкцій, які дозволяють працювати із співпроцесором. Кількість тактів виконання співпроцесором алгоритму швидкого перетворення Фур’є за основою два для 512 точок складає 2358 тактів, а для 1024 точок – 5180 тактів. Висновки. Проведені дослідження та розрахунки показали, що використання розробленого апаратного співпроцесора зменшує час виконання алгоритму ШПФ та навантаження на процесор під час обчислень. EN: Context. The digital signal processing is applied in many fields of science, technology and human activity. One of the ways of implementing algorithms of digital signal processing is the development of coprocessors as an integral part of well-known architectures. In the case of developing a pipelined device, the presented approach will allow to use software and hardware tools of the appropriate architecture, provide the faster execution of signal processing algorithms, reduce the number of cycles and memory accesses. Objective. Objectives are design and characterization study of a pipelined RISC-V processor and coprocessor of digital signal processing which performs fast Fourier transform. Method. Analyzing technical literature and existing decisions allow to assess advantages and disadvantages of modern developments and on the basis of which to form the relevance of the selected topic. Model designing and simulation results allow to examine a model efficiency, to determine weak components’ parts and to improve model parameters. Results. The pipelined RISC-V processor has been designed which executes a basic set of instructions. Execution time of assembly program on the single-cycled and the pipelined processors have been analyzed. According to the results, the test program on the pipelined processor is executed in 29 cycles, while on the single-cycle processor it takes 60 cycles. The structure of the coprocessor for the fast Fourier transform algorithm and a set of processor instructions that allow working with the coprocessor have been developed. The number of cycles of the coprocessor based on Radix-2 fast Fourier transform algorithm for 512 points is 2358 cycles, and for 1024 points is 5180 cycles. Conclusions. Conducted researches and calculations have showed that the application of the developed hardware coprocessor reduces the fast Fourier transform algorithm execution time and the load of the pipelined processor during calculations.