Design timed FSM with VHDL Moore pattern

Abstract

EN: Context. The relevance of the work consists in the development of computer-aided design methods for automatic real-time logic control devices by developing a single template in a synthesized subset of the hardware description language in the style of automata-based programming with implementation on the PLD hardware platform (FPGA, CPLD). Development of the description template for timed control finite state machines (FSM) in the hardware description language VHDL, automated synthesis and implementation of the model in PLD (FPGAs, CPLDs) using Xilinx ISE, subsequent analysis of the received circuit implementation for compliance with values of timing parameters of the circuit after implementation. Objective. The aim of the work is to develop principles for constructing models of timed control FSM in the VHDL hardware description language. In this work, we solved the problem of constructing a pattern for describing models of timed control Moore FSM using VHDL, automated synthesis and implementation of the obtained VHDL model in PLDs (FPGA, CPLD) using Xilinx ISE and subsequent analysis of the resulting circuit implementation for compliance with values of timing parameters of the circuit after implementation. Method. Realization of models’ parameters of timed FSM in logical control systems using VHDL statements. Development of VHDL language constructions of timed FSM models for timing parameters implementation that provide the correct automated synthesis and implementation of these models in PLDs (FPGA, CPLD) using CAD tools Xilinx ISE. Results. Synthesis and implementation of proposed templates of VHDL-models of timed control Moore FSM in logic control systems by XILINX ISE CAD tools confirmed the receipt of not redundant circuits in PLD (FPGA, CPLD), and simulation after implementation showed the efficiency of such models. Conclusions. The work solves the problem of computer-aided design of timed control FSM in real-time logic control systems. To solve this problem, VHDL-models of timed control Moore FSM were developed, which made it possible to implement control FSM with time constraints, timeouts and output delays. Automated synthesis and simulation of VHDL models based on the developed templates confirmed the efficiency and correctness of the proposed models. The scientific novelty of the work consists in the further development of methods for constructing templates of HDL models of timed control Moore FSM, which made it possible to implement control FSM with time constraints, timeouts and output delays, as well as perform their correct automated synthesis and simulation. The practical value of results is in the development of procedures for constructing VHDL models of timed Moore control FSM in real-time logic control systems, which made it possible to automate the synthesis of control FSM taking into account the possibility of processing external events and implementing arbitrary delays for output signals and to increase the flexibility and speed of designed systems. The developed procedures can be useful for designers of timed control FSM in Xilinx ISE. UK: Актуальність роботи полягає в розвитку методів автоматизованого проектування автоматних пристроїв логічного керування реального часу шляхом розробки єдиного шаблону в синтезованих підмножині мови опису апаратури в стилі автоматного програмування з реалізацією на апаратній платформі ПЛІС (FPGA, CPLD). Метою роботи є розробка принципів побудови моделей тимчасових керуючих автоматів на мові опису апаратури VHDL. В роботі вирішена задача побудови шаблону опису моделей тимчасових керуючих автоматів Мура на VHDL, автоматизований синтез і імплементація отриманої VHDL-моделі в ПЛІС (FPGA, CPLD) з використанням Xilinx ISE і подальший аналіз отриманої схемної реалізації на предмет дотримання значень часових параметрів схеми після імплементації. Метод. Реалізація в конструкціях мови VHDL параметрів моделей тимчасових автоматів в системах логічного управління. Розробка конструкцій мови VHDL для реалізації часових параметрів моделей тимчасових автоматів, які забезпечують коректний автоматизований синтез і імплементація цих моделей в ПЛІС (FPGA, CPLD) з використанням інструментальних засобів САПР Xilinx ISE. Результати. Синтез і імплементація запропонованих шаблонів VHDL-моделей тимчасових керуючих автоматів Мура в системах логічного управління інструментальними засобами автоматизованого проектування XILINX ISE підтвердили отримання ненадлишкових схемних структур в ПЛІС (FPGA, CPLD), а моделювання після імплементації показало працездатність таких моделей. Висновки. В роботі вирішена задача автоматизованого проектування тимчасових керуючих автоматів в системах логічного управління реального часу. Для вирішення даного завдання розроблені шаблони VHDL-моделей тимчасових керуючих автоматів Мура, що дало можливість реалізувати керуючі автомати з тимчасовими обмеженнями, таймаут і вихідними затримками. Автоматизований синтез і моделювання VHDL-моделей на основі розроблених шаблонів підтвердили працездатність і коректність запропонованих моделей. Наукова новизна роботи полягає в подальшому розвитку методів побудови шаблонів HDL-моделей тимчасових керуючих автоматів Мура, що дало можливість реалізувати керуючі автомати з тимчасовими обмеженнями, таймаут і вихідними затримками, а також виконати їх коректний автоматизований синтез і моделювання. Практична цінність отриманих результатів полягає в розробці процедур побудови VHDL-моделей тимчасових керуючих автоматів Мура в системах логічного управління реального часу, що дало можливість автоматизувати процес синтезу керуючих автоматів з урахуванням можливості обробки зовнішніх подій і реалізації довільних затримок для вихідних сигналів і збільшити гнучкість і швидкодія проектованих систем. Розроблені процедури можуть бути корисні проектувальникам часових керуючих автоматів в XILINX ISE.