Self-timed look up table for ULAs and FPGAs

Abstract

EN: Context. Self-Timed Circuits, proposed by D. Muller on the rise of the digital era, continues to excite researchers’ minds. These circuits started with the task of improving performance by taking into account real delays. Then Self-Timed Circuits have moved into the field of green computing. At last, they are currently positioned mainly in the field of fault tolerance. There is much redundancy in Self-Timed Circuits. It is believed that Self-Timed Circuits approaches will be in demand in the nano-circuitry when a synchronous approach becomes impossible. Strictly Self-Timed Circuits check transition process completion for each gate’s output. For this, they use so-called D. Muller elements (C-elements, hysteresis flip-flops, G-flip-flops). Usually, Self-Timed Circuits are designed on Uncommitted Logic Array. Now an extensive base of Uncommitted Logic Array Self-Timed gates exists. It is believed that Self-Timed Circuits are not compatible with FPGA technology. However, attempts to create self-timed FPGAs do not stop. The article proposes a Self-Timed Lookup Table for the Self-Timed Uncommitted Logic Array and the Self-Timed FPGA, carried out either by constants or utilizing additional memory cells. Authors proposed 1,2 – Self-Timed Lookup Table and described simulation results. Objective. The work’s goal is the analysis and design of the Strictly Self-Timed universal logic element based on Uncommitted Logic Array cells and pass-transistors circuits. Methods. Analysis and synthesis of the Strictly Self-Timed circuits with Boolean algebra. Simulation of the proposed element in the CAD “ARC”, TRANAL program, system NI Multisim by National Instruments Electronics Workbench Group, and layout design by Microwind. The reliability theory and reliability calculations in PTC Mathcad. Results. Authors designed, analyzed, and proved the Self-Timed Lookup Table’s workability for the Uncommitted Logic Arrays and FPGAs. Layouts of the novel logic gates are ready for manufacturing. Conclusions. The conducted studies allow us to use proposed circuits in perspective digital devices. UK: Актуальність. Самосинхронні схеми, запропоновані Д. Маллером на зорі цифрової ери, продовжують хвилювати уми дослідників. Ці схеми стартували із завдань підвищення продуктивності з урахуванням реальних затримок. Потім самосинхронні схеми перейшли в область «зелених» обчислень і, нарешті, в даний час позиціонуються в основному в області відмовостійкості. У самосинхронних схем багато надмірності. Вважається, що підходи самосинхронних схем будуть задіяні в нано схемотехниці, коли синхронний підхід стане неможливим. Строго самосинхронні схеми аналізують закінчення перехідного процесу на виходах кожного вентиля, використовуючи так звані елементи Маллера (C-елементи, гістерезисні тригери, G-тригери). Зазвичай самосінхронні схеми розробляються для базових матричних кристалів. Є велика база самосинхронних схем базових матричних кристалів. Вважається, що самосинхронні схеми несумісні з технологією FPGA. Але спроби створення самосинхронних ПЛІС не припиняються. У статті пропонується самосинхронний генератор функцій для самосинхронних схем базових матричних кристалів та самосинхронних FPGA, конфігурація яких здійснюється або константами, або за допомогою додаткових елементів пам’яті. Автори запропонували 1,2 – LUT-самосинхронний і описали результати моделювання. Мета. Метою даної роботи є аналіз і проектування самосинхронного універсального логічного елемента LUT-самосинхронний, заснованого на елементах БМК і на схемах передачі транзисторів. Методи. Аналіз і синтез строго самосинхронних схем за допомогою булевої алгебри. Моделювання запропонованого елемента в САПР «Ковчег», програмою TRANAL, системах NI Multisim від National Instruments Electronics Workbench Group і топологічного проектування Microwind. Теорія надійності і відповідні розрахунки в СКА Mathcad. Результати. Автори розробили, проаналізували і довели працездатність самосинхронного генератора функцій для базових матричних кристалів і для ПЛІС. Топології нових логічних елементів готові до виготовлення. Висновки. Проведені дослідження дозволяють використовувати запропоновані схеми в перспективних цифрових пристроях.