Формування Verilog HDL шаблонів проєктування Intel FPGA проєктів
| dc.contributor.author | Зеленьова, Ірина Яківна | |
| dc.contributor.author | Бутко, В. О. | |
| dc.contributor.author | Грушко, Світлана Сергіївна | |
| dc.contributor.author | Zeleneva, I. Ya. | |
| dc.contributor.author | Butko, V. O. | |
| dc.contributor.author | Hrushko, S. S. | |
| dc.date.accessioned | 2025-10-09T11:01:15Z | |
| dc.date.available | 2025-10-09T11:01:15Z | |
| dc.date.issued | 2025 | |
| dc.description | Зеленьова І. Я. Формування Verilog HDL шаблонів проєктування Intel FPGA проєктів / І. Я. Зеленьова, В. О. Бутко, С. С. Грушко // Тиждень науки-2025. Факультет комп’ютерних наук і технологій. Тези доповідей науково-технічної конференції, Запоріжжя, 14-18 квітня 2025 р. / Редкол. : Вадим Шаломєєв (відпов. ред.) Електрон. дані. – Запоріжжя : НУ «Запорізька політехніка», 2025. – С. 43-45. | |
| dc.identifier.uri | https://eir.zp.edu.ua/handle/123456789/23324 | |
| dc.language.iso | uk | |
| dc.publisher | НУ «Запорізька політехніка» | |
| dc.subject | FPGA | |
| dc.subject | Altera | |
| dc.subject | Verilog | |
| dc.subject | паттерн проектування | |
| dc.subject | FPGA | |
| dc.subject | Altera | |
| dc.subject | Verilog | |
| dc.subject | design pattern | |
| dc.title | Формування Verilog HDL шаблонів проєктування Intel FPGA проєктів | |
| dc.title.alternative | Generating Verilog HDL design templates for Intel FPGA projects | |
| dc.type | Thesis |