Консультативна система для верифікації коду на VHDL із використанням засобів штучного інтелекту

Abstract

UK: Робота присвячена створенню вебсистеми для верифікації VHDL-коду за допомогою штучного інтелекту. На основі порівняльного аналізу LLM реалізовано інструмент для статичного аналізу та генерації тестбенчів. Це рішення автоматизує пошук помилок та прискорює розробку FPGA-проєктів. EN: This work is devoted to the creation of a web system for verifying VHDL code using artificial intelligence. Based on a comparative analysis of LLM, a tool for static analysis and testbench generation has been implemented. This solution automates error detection and speeds up the development of FPGA projects.